由于邏輯閾值電壓是式(10.1)中的-IDS與式(10.2)中的IDS相等時(shí)的電壓，所以應(yīng)用這個(gè)關(guān)系能夠求得Vin：
假如KN=Kp，即KN/KP=1，經(jīng)過(guò)選擇恰當(dāng)?shù)膒溝MOS晶體管與n溝MOS晶體管的參數(shù)，可以完成｜VTP｜＝｜VTN｜，那么作為反相器，當(dāng)然就能夠得到如下理想的關(guān)系：
實(shí)踐上，這樣的理想狀態(tài)是不存在的。在版圖設(shè)計(jì)中，經(jīng)過(guò)設(shè)計(jì)恰當(dāng)?shù)膒溝MOS晶體管與n溝MOS晶體管的W/L比，盡可能使VTP與VTN相等，能夠得到接近1/2VDD的邏輯閾值電壓。
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